SystemVerilog est l’un des langages de description des circuits numériques les plus récents (2005). Il est le premier langage qualifié de HDVL, pour Hardware Description and Verification Language. Il hérite à la fois des capacités de description de modules synthétisables (Verilog) et des facultés d’abstraction des langages objets (Classes) qui permettent la vérification de systèmes complexes.

Le livre est organisé en quatre parties :

• Une première exploration rapide permet de découvrir l’ensemble du langage.
• La seconde partie présente la boite à outils dont se serviront les deux parties suivantes.
• La troisième partie est consacrée à la construction de modules synthétisables et des tests unitaires qui sont indissociables de la conception de ces modules.
• La dernière partie est consacrée à la mise en place d’un banc de vérification fondé sur la programmation objet. Elle amène le lecteur à comprendre les deux librairies de vérification les plus couramment rencontrées : VMM library (Verification Methodology Manual for SystemVerilog) et OVM library (Open Verification Methodology).

Sommaire :

Modélisation, synthèse et vérification : le même langage

• Les enjeux relevés par SystemVerilog
• "Hello World !"

Structures et algorithmes

• L'aspect structurel
• L'aspect sémantique
• Les données d'une application
• Instructions procédurales
• Applications et système
• Précautions et pièges

Décrire le circuit

• Décrire un module combinatoire
• Décrire un module séquentiel
• Décrire une machine d'état synchrone
• Décrire une architecture
• Test unitaire, assertions et sondes de couverture embarquées

Vers la vérification

• Vérifier quoi et comment ?
• Modéliser l'environnement : classes et objets
• Produire des données aléatoires cohérents : randomisation sous contraintes
• Vérifier le comportement interne : les assertions
• Piloter la vérification : analyse de couverture
• Introduction aux bibliothèques de couverture